Verilog 的兩種主要資料型態
1. 線路 (Nets) : 代表連線，不能儲存內容，代表閘或模組之間的連線，不可以被指定 (assign)。
範例：wire、input、output。
2. 暫存 (Reg) :代表存儲空間，就像暫存器一樣，儲存某值，直到下次被指定 (assign) 為止。
範例：reg、input reg、output reg。(可以用來代表正反器 latch、flip-flop)。
注意：Reg 不可與某個元件連結 (Never connected to something)。
參考網址:http://ccckmit.wikidot.com/ve:basic
